[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Tujuan

2. Alat dan Bahan

3. Dasar Teori

4. Percobaan

5. Video

6. Download File 

1. Tujuan[Kembali] 

• Untuk mempelajari Kurva Bias JFET Universal
• Membuat rangkaian proteus

2.Alat dan Bahan[Kembali]

• Alat:
• Power supply

Battery dibutuhkan sebagai sumber daya energi agar rangkaian dapat bekerja.


• Bahan:
• Resistor

Resistor ini digunakan pada sebagai hambatan yang resistansinya ditentukan untuk tiap-tiap cabang. Besaran yang dipakai ada 1MOhm, 3,9kohm, dan 1,6kohm.

• Kapasitator

Kapasitor ini digunakan pada sebagai hambatan yang resistansinya ditentukan untuk tiap-tiap cabang. Besaran yang dipakai ada 0,05 miuF, 40 miuF.

• 2N3819

• Ground

3. Dasar Teori[Kembali]

 6.12 Universal JFET Bias Curve

Karena solusi dc dari konfigurasi FET memerlukan penggambaran kurva transfer untuk setiap analisis, kurva universal dikembangkan yang dapat digunakan untuk semua level IDSS dan VP. Kurva universal untuk n-channel JFET atau MOSFET tipe deplesi (untuk nilai negatif VGSQ) disediakan pada Gambar 6.58. Perhatikan bahwa sumbu horizontal bukan dari VGS tetapi dari tingkat yang dinormalisasi yang ditentukan oleh VGS / VP, VP menunjukkan bahwa hanya besarnya VP yang akan digunakan, bukan tandanya. Untuk sumbu vertikal, skala juga merupakan tingkat ID / IDSS yang dinormalisasi. Hasilnya adalah ketika ID = IDSS, rasionya adalah 1, dan ketika VGS = VP, rasio VGS / VPis 1. Perhatikan juga bahwa skala untuk ID / IDSS ada di sebelah kiri, bukan di kanan seperti yang ditemui untuk ID di latihan masa lalu. Dua skala tambahan di sebelah kanan membutuhkan pendahuluan. Skala vertikal berlabel m dengan sendirinya dapat digunakan untuk menemukan solusi untuk konfigurasi bias tetap. Skala lainnya, berlabel M, digunakan bersama dengan skala m untuk mencari solusi

untuk konfigurasi pembagi tegangan. Penskalaan untuk m dan M berasal dari pengembangan matematika yang melibatkan persamaan jaringan dan penskalaan normal yang baru saja diperkenalkan. Uraian berikut tidak akan berkonsentrasi pada mengapa skala m meluas dari 0 sampai 5 pada VGS / VP = -0,2 dan skala M dari 0 ke 1 pada VGS / VP = 0 tetapi lebih pada bagaimana menggunakan skala yang dihasilkan untuk mendapatkan a solusi untuk konfigurasi. Persamaan untuk m dan M adalah sebagai berikut, dengan VG sebagai didefinisikan oleh Persamaan. (6.15).

Perlu diingat bahwa keindahan dari pendekatan ini adalah penghapusan kebutuhan untuk membuat sketsa kurva transfer untuk setiap analisis, bahwa superposisi dari garis bias jauh lebih mudah, dan perhitungan lebih sedikit. Penggunaan sumbu m dan M paling baik dijelaskan dengan contoh-contoh yang menggunakan skala. Setelah prosedur dipahami dengan jelas, analisis dapat dilakukan dengan sangat cepat, dengan ukuran akurasi yang baik.

Example

    6.19 Tentukan nilai diam ID dan VGS untuk jaringan Gambar 6.59.

Solusi

Menghitung nilai m, kita mendapatkan

m = 0,31 

Garis bias sendiri yang ditentukan oleh RS diplot dengan menggambar garis lurus dari titik awal melalui titik yang ditentukan oleh m = 0,31, seperti yang ditunjukkan pada Gambar 6.60. 

Hasil Q-point:

ID / ID SS = 0.18 dan VGS / VP = -0.575

Nilai diam dari ID dan VGS kemudian dapat ditentukan sebagai berikut: 

IDQ = 0.18IDSS = 0.18 (6 mA) 1.08 mA 

dan 

VGSQ = -0.575VP = -0.575 (3 V) = -1.73 V

    6.20 Tentukan nilai diam ID dan VGS untuk jaringan pada Gambar 6.61.

Solusi

Menghitung m menghasilkan

m = 0,625 

Menentukan VG menghasilkan

VG = 3,5 V

Menemukan M, kita memiliki

M = 0,365 

Sekarang setelah m dan M diketahui, garis bias dapat digambarkan pada Gambar 6.60. Secara khusus, perhatikan bahwa meskipun level IDSS dan VP berbeda untuk dua jaringan, kurva universal yang sama dapat digunakan. Pertama temukan M pada sumbu M seperti yang ditunjukkan pada Gambar 6.60. Kemudian gambar garis horizontal ke sumbu m dan, pada titik perpotongan, tambahkan besar m seperti yang ditunjukkan pada gambar. Menggunakan titik yang dihasilkan pada sumbu m dan perpotongan M, gambar garis lurus untuk berpotongan dengan kurva transfer dan tentukan titik-Q:

Yaitu, ID / ID SS = 0,53 dan VGS / VP = -0,26 

dan IDQ = 0,53 IDSS = 0,53 (8 mA) = 4,24 mA 

dengan VGSQ = -0,26VP = -0,26 (6 V) = -1,56 V

Problem

    23. Rancang jaringan bias mandiri menggunakan transistor JFET dengan IDSS = 8 mA dan VP = -6 V untuk memiliki Q-point di IDQ = 4 mA menggunakan pasokan 14 V. Asumsikan bahwa RD = 3RS dan gunakan nilai standar. 

        Jawab: 

    24. Rancang jaringan bias voltase-pembagi menggunakan MOSFET tipe penipisan dengan IDSS 10 mA dan VP 4 V untuk memiliki Q-point di IDQ 2.5 mA menggunakan pasokan 24 V. Selain itu, tetapkan VG 4 V dan gunakan RD 2.5RS dengan R1 22 M. Gunakan nilai standar. 

    Jawab:

Soal Pilihan Ganda

    1. Pada transistor unipolar, kaki base, kolektor, dan emittor, masing-masing bernama?

        A. input, output, exput

        B. basis, drain, source

        C. inverting, non-inverting, output

        D. gate, drain, source

        E. ground, test pin, output

        Jawab: D

    

    2. Perhatikan pernyataan di bawah ini!

        a. Stabilitas suhu baik

        b. Kurang peka terhadap sinyal

        c. Zi kecil

        d. Zi besar

        e. Stabilitas suhu kurang

        f. Lebih peka terhadap sinyal

        Dari pernyataan diatas, yang manakah yang merupakan pernyataan yang benar mengenai JFET....

        A. a-b-c

        B. d-e-f

        C. a-b-d

        D. c-e-f

        E. b-d-f

        Jawab: C

4. Percobaan[Kembali]

• Prosedur Percobaan
• Tambahkan alat dan bahan yang dibutuhkan pada library
• Susun pada schematic capture
• Hubungkan tiap-tiap komponen seperti gambar dibawah
• Run pada proteus (arah panah menunjukkan arah arus)

• Foto

gambar 6.59

gambar 6.60

• Prinsip Kerja

JFET Kanal N Dengan VGS = 0 Dan VDS >0

Dengan adanya VDS JFET Kanal N bernilai positip, maka elektron dari S akan mengalir menuju D melewati kanal N, karena kanal-N tersedia banyak pembawa muatan mayoritas berupa elektron. Dengan kata lain arus listrik pada drain (ID) mengalir dari sumber VDS dan arus pada source (IS) menuju sumber. Aliran elektron JFET Kanal N ini melewati celah yang disebabkan oleh daerah pengosongan sebelah kiri dan kanan.

JFET kanal N dengan VGS = 0 dan VDS = Vp

Selanjutnya apabila VGS JFET Kanal N diberi tegangan negatip, misalnya sebesar VGS = -1 Volt, maka bias mundur untuk persambungan G-S maupun G-D semakin besar, sehingga daerah pengosongannya semakin lebar. Dengan demikian untuk mencapai kondisi pinch-off (kedua sisi daerah pengosongan bersentuhan) diperlukan tegangan VDS lebih kecil. Arus ID JFET Kanal N akan mencapai titik jenuh (maksimum) pada tegangan VDS yang lebih kecil. Namun perlu diingat arus bahwa arus jenuh pada VGS bukan nol namanya bukanlah IDSS.

5. Video[Kembali]

6. Download File[Kembali]

• Download HTML di sini
• Download simulasi rangkaian disini
• Download video disini
• Download datasheet transistor JFET disini
• Download datasheet resistor disini
• Download darasheet konduktor disini